東京高等裁判所 平成７年（行ケ）１６８号 判決
アメリカ合衆国 １０５０４ ニューヨーク州アーモンク
原告
インターナショナル・ビジネス・マシーンズ・コーポレーション
代表者
ウィリアム・ティ・エリス
訴訟代理人弁護士
田倉整
訴訟代理人弁理士
合田潔
同
坂口博
同
市位嘉宏
同
山田英治
東京都千代田区霞が関３丁目４番３号
被告
特許庁長官 荒井寿光
指定代理人
菅野嘉昭
同
内藤二郎
同
及川泰嘉
同
小川宗一
主文
特許庁が、平成４年審判第１２２５３号事件について、平成７年２月２０日にした審決を取り消す。
訴訟費用は被告の負担とする。
事実及び理由
第１ 当事者の求めた判決
１ 原告
主文と同旨
２ 被告
原告の請求を棄却する。
訴訟費用は原告の負担とする。
第２ 当事者間に争いのない事実
１ 特許庁における手続の経緯
原告は、１９８４年２月２７日にアメリカ合衆国においてした特許出願に基づく優先権を主張して、昭和５９年１１月２９日、名称を「メモリ・リフレッシュ・システム」とする発明（以下「本願発明」という。）につき特許出願をした（特願昭５９－２５０６７０号）が、平成４年３月９日に拒絶査定を受けたので、同年７月２日、これに対する不服の審判の請求をした。
特許庁は、同請求を平成４年審判第１２２５３号事件として審理したうえ、平成７年２月２０日に「本件審判の請求は、成り立たない。」との審決をし、その謄本は、同年３月２０日、原告に送達された。
２ 本願発明の要旨
メモリの読出しサイクルを制御するためバスにメモリ読取り信号を発生するバス制御装置を有する型のデータ処理システムであって、ＤＭＡコントローラによって発生された保留要求信号に応答してローカルバスの制御権を放棄し、保留肯定応答信号を発生するようなプロセッサを含むデータ処理システムにおけるダイナミックランダムアクセスメモリのためのメモリ・リフレッシュ・システムにおいて、
リフレッシュタイマ回路からの周期信号に応答して前記プロセッサに対して保留要求信号を発生する、前記ＤＭＡコントローラ外に設けられた第１の論理手段と、
前記プロセッサからの保留肯定応答信号に応答してリフレッシュ制御信号を発生する第２の論理手段と、
前記リフレッシュ制御信号に応答してメモリ行アクセスを行わせる制御手段と、
前記リフレッシュ制御信号に応答して１ずつ増分されるカウンタ回路と、
前記リフレッシュ制御信号に応答して、前記カウンタ回路のカウント値をメモリ行アドレスとして出力させる第１のゲート信号を発生し、前記バスにメモリ読取り信号を発生するための第２のゲート信号を発生するシーケンサ回路とを備えていることを特徴とするメモリ・リフレッシュ・システム。
３ 審決の理由の要点
審決は、別添審決書写し記載のとおり、本願発明は、本願出願前に国内において頒布された刊行物である特開昭５７－６０５８８号公報（甲第３号証、以下「引用例」といい、そこに記載された発明を「引用例発明」という。）に記載された発明に基づいて当業者が容易に発明をすることができたものと認められ、特許法２９条２項の規定により特許を受けることができないとした。
第３ 原告主張の審決取消事由の要点
審決の理由中、本願発明の要旨の認定、引用例の記載事項の認定、本願発明と引用例発明との相違点イ及びロの認定並びに相違点ロに対する判断は認め、その余は争う。
審決は、引用例発明の技術内容を誤認して本願発明と引用例発明との一致点の認定を誤った結果、本願発明は引用例発明に基づいて当業者が容易に発明をすることができたものと誤って判断するに至ったものであるから、違法として取り消されなければならない。
１ 審決は、本願発明と引用例発明との一致点と相違点を認定するに当たり、「後者の『ＤＭＡリクエスト信号ＤＭＡ ＲＥＱ』、『ＤＭＡリクエスト許可信号ＤＭＡ ＧＲＡＮＴ』、『ＣＰＵチップ』は、それぞれ前者の『保留要求信号』、『保留肯定応答信号』、『プロセッサ』に相当し、更に、ＣＰＵチップ、メモリ、制御部Ａ、ＤＭＡからなる構成要素と、前記信号ＤＭＡ ＲＥＱ、ＤＭＡ ＧＲＡＮＴ、リフレッシュモード信号ＲＥＦ ＭＯＤＥの相互接続関係とその作用からみて、（注、後者は、）前者の『ＤＭＡコントローラによって発生された保留要求信号に応答してローカルバスの制御権を放棄し、保留肯定応答信号を発生するようなプロセッサを含むデータ処理システムにおけるダイナミックランダムアクセスメモリのためのメモリ・リフレッシュ・システム』の構成を具備している。」（審決書８頁９行～１０頁４行）と認定したが、誤りである。
引用例発明のＣＰＵチップは、本願発明の「ＤＭＡコントローラによって発生された保留要求信号に応答してローカルバスの制御権を放棄し、保留肯定応答信号を発生するようなプロセッサ」に当たるということはできないし、また、引用例発明の「ＤＭＡリクエスト信号（ＤＭＡ ＲＥＱ）」、「ＤＭＡリクエスト許可信号（ＤＭＡ ＧＲＡＮＴ）」が、本願発明の「保留要求信号」、「保留肯定応答信号」に相当するものでもない。
(1) 本願発明は、保留要求／肯定応答初期接続手順シーケンスによってＤＭＡコントローラがローカル・バスの制御権を獲得するようなシステムにおいて、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）をリフレッシュしなければならないという要請から生じたものである。ここでいう保留要求／肯定応答初期接続手順シーケンスとは、米インテル社の８０２８６マイクロプロセッサ等のＣＰＵが有する機能であって、ＣＰＵ外の装置（例えばＤＭＡコントローラ）がＣＰＵに対して保留要求信号（ＨＲＱ）を発生することによってローカルバスの制御権の譲渡をＣＰＵに対し要求することができ、かつＣＰＵがこの要求を許可するときには自身のバス・ドライバをハイ・インピーダンス状態としてバス制御権を放棄するとともに、保留肯定応答出力（ＨＬＤＡ）を活動化するというものである。ローカル・バスの制御権を与えられたＣＰＵ外の機器は、バスの制御権を獲得することによって、メモリ・アクセスが自在となり、ＣＰＵに対する自己の保留要求信号を非活動化するまでその制御権を持ち続けることができる（本願明細書・甲第２号証の１、５頁６～２０行）。
また、ＤＭＡ（ダイレクト・メモリ・アクセス）とは、ＣＰＵの介在なしに、ハードディスクやフロッピーディスク等の周辺機器とメモリとの間でデータの転送を行う仕組みのことであり、このような周辺機器とメモリとの直接的なアクセス動作を制御するためには、一般に専用ＬＳＩであるＤＭＡコントローラが用いられている。ＤＭＡコントローラの主な機能は、各周辺機器からのＤＭＡ転送要求を各々の優先順位に応じて調停すること、調停によりメモリアクセス権を獲得した周辺機器に対しその旨を告げる信号を出力すること、ＤＭＡ転送時に周辺機器がメモリ・アクセスするためのタイミングを制御すること等である。なお、ＤＭＡコントローラのことをＤＭＡマスタと呼び、ＤＭＡマスタの制御下におかれてＤＭＡマスタに対しＤＭＡ転送要求を発する周辺機器類のことをＤＭＡスレーブと呼ぶこともある。
本願発明は、その要旨に示すとおり、リフレッシュタイマ回路からの周期信号に応答して前記プロセッサに対し保留要求信号を発生する第１の論理手段がＤＭＡコントローラ外に設けられるという構成を取っている。すなわち、本願発明の従来技術であるＩＢＭ ＰＣ（パーソナル・コンピュータ）では、メモリリフレッシュはＤＭＡコントローラの制御の下で行われており（甲第２号証の１、４頁８～１１行）、これはメモリアクセスという観点からみると、メモリリフレッシュユニットがＤＭＡスレーブとして位置付けられていたということを意味するが、本願発明は、メモリリフレッシュユニットが直接ＣＰＵに対し保留要求信号を出力し、ＣＰＵから保留肯定応答信号を直接受け取るもので（同１０頁１７行～１１頁５行）、メモリアクセスの点でメモリリフレッシュユニットがＤＭＡコントローラと対等に位置付けられたことになる。
これに対し、引用例は、従来技術において、ＣＰＵがメモリスタート信号の形態でレーシング回路に対しメモリアクセスの要求をし（ＤＭＡモジュールはＤＭＡ ＲＥＱの形態でまずＣＰＵに対し要求をする。）、他方、メモリリフレッシュ回路はリフレッシュリクエスト信号（ＲＥＦ ＲＥＱ）の形態でレーシング回路に対しメモリアクセスの要求をして、レーシング回路がメモリアクセス（メモリリフレッシュ）要求の競合を捌くものとされていた（甲第３号証２頁右上欄１６行～左下欄２０行）のが、引用例発明においては、レーシング回路を削除し、メモリリフレッシュ回路を１個のＤＭＡ機器とみなせるように構成した制御部Ａとして（同２頁右下欄９～１０行、３頁左上欄３～５行）、制御部ＡがＣＰＵ２１に対し、ＤＭＡ ＲＥＱの形態でメモリリフレッシュ要求を出力することにしたものであって（同３頁右上欄６～１９行）、これと他のＤＭＡ機器からのＤＭＡ ＲＥＱとの競合を捌くのはＣＰＵである。
(2) そこで、仮に引用例発明のＣＰＵが本願発明のＣＰＵと同様、保留要求／肯定応答初期接続手順シーケンスを有するタイプであり、かつ引用例発明のＤＭＡ機器が本願発明と同様のＤＭＡコントローラであるものとすれば、ＤＭＡ機器が出力したＤＭＡ要求（ＤＭＡ ＲＥＱ）が許可された後は、ＣＰＵはバスの制御権を放棄することになり、代わってその制御権を獲得したＤＭＡコントローラが、ＣＰＵの関与を受けず、自身の手によってメモリアクセスのタイミング等の制御を行うことになる。しかしながら、引用例には、ＤＭＡ機器２３がＤＭＡ要求を出力し、これが許可されて、メモリアクセスをしている間にも、ＣＰＵ２１はバスの制御権を放棄せず、メモリスタート信号（ＭＥＭ ＳＴＡＲＴ）などの制御信号を出し続け、メモリスタート信号によってメモリアクセスのタイミングが図られることが記載されている（甲第３号証２頁右上欄１６行～左下欄１２行）。このことは、制御部Ａについても同様で、制御部ＡがＤＭＡ要求を発して許可され、メモリリフレッシュを行っている間も、ＣＰＵ２１はメモリスタート信号などの制御信号を出し続け、メモリスタート信号によってメモリリフレッシュのタイミングが制御されていることが記載されている（同４頁右上欄９行～左下欄１０行）。すなわち、ＤＭＡ要求が許可された後も、ＣＰＵ２１はバスの制御権を握ったままで、メモリアクセスのタイミングを制御しているのはＣＰＵ２１なのであり、ＤＭＡ機器２３及び制御部Ａともに、メモリアクセスをするためにＣＰＵ２１の動作を必要としていて、ＤＭＡコントローラの役割を完全に果たしていないのである。
したがって、引用例発明のＣＰＵチップが本願発明のＣＰＵと同じタイプのプロセッサであるということはできず、また、引用例発明のＤＭＡ機器２３及び制御部Ａが本願発明のＤＭＡコントローラと同様ということはできない。
(3) 本願発明は、その実施例において、「メモリリフレッシュユニット５はタイマ６からのタイミング信号に応答してＨＲＱ出力を進行させる。プロセッサ１がＨＲＱ信号を受諾すると、プロセッサ１はバス保留状態に入って、ＨＬＤＡ信号をメモリリフレッシュユニット５に送る。メモリリフレッシュユニット５はＨＬＤＡ信号に応答してメモリコントローラ４にリフレッシュ信号を送ることによりメモリコントローラ４の全てのＲＡＳ出力を活動化させると共に、ＤＲＡＭ３に単一の行アドレス信号を送ってそのアドレスに関連する、各バンクのチップの全てのセルをリフレッシュする。メモリリフレッシュ５はそれからＨＲＱ出力を非活動化して、プロセッサ１のシステムバス制御権の獲得を許可する」（甲第２号証の１、１１頁９行～１２頁３行）とされているように、ＣＰＵによって保留肯定応答信号（ＨＬＤＡ）が活動化されてから、メモリリフレッシュユニットによって保留要求信号（ＨＲＱ）が非活動化されるまでの間にメモリリフレッシュがなされるものである。したがって、仮に、引用例発明の「ＤＭＡリクエスト信号（ＤＭＡ ＲＥＱ）」、「ＤＭＡリクエスト許可信号（ＤＭＡ ＧＲＡＮＴ）」が、それぞれ本願発明の「保留要求信号」、「保留肯定応答信号」に相当するものであるとすれば、引用例発明においては、ＣＰＵ２１によってＤＭＡ ＧＲＡＮＴが活動化されてから、制御部ＡによってＤＭＡ ＲＥＱが非活動化されるまでの間にメモリアクセス（メモリリフレッシュ）がなされることになる。しかしながら、引用例の図面第４図によれば、引用例発明では、ＤＭＡ ＧＲＡＮＴの終了とともにＲＥＦ ＭＯＤＥ信号が活動化してメモリリフレッシュが開始されるが、リフレッシュ動作が終了するよりもかなり早いタイミングでＤＭＡ ＲＥＱが非活動化しているから、引用例発明においては、ＤＭＡ ＧＲＡＮＴが活動化してから、ＤＭＡ ＲＥＱが非活動化するまでの間にメモリリフレッシュを行っているものではない。
(4) 以上のとおり、引用例発明のＣＰＵチップが本願発明と同様の「ＤＭＡコントローラによって発生された保留要求信号に応答してローカルバスの制御権を放棄し、保留肯定応答信号を発生するようなプロセッサ」であるとはいい難いし、また、引用例発明の「ＤＭＡリクエスト信号（ＤＭＡ ＲＥＱ）」、「ＤＭＡリクエスト許可信号（ＤＭＡ ＧＲＡＮＴ）」が、本願発明の「保留要求信号」、「保留肯定応答信号」に相当するものであるということもできない。
２ 本願発明の従来技術であるＩＢＭパーソナル・コンピュータでは、前記のとおり、メモリリフレッシュはＤＭＡコントローラの制御の下で行われていたが、ＤＭＡコントローラのサイクルはこれに接続された比較的低速のＤＭＡスレーブ（例えば、機械的操作部分を含むディスク装置）との互換性を維持するため、ＣＰＵのサイクルに比べて遅いという一般的性格があり、従来技術のようにメモリリフレッシュサイクルの中にＤＭＡコントローラによる処理を含んだ場合、ＣＰＵサイクルより長いＤＭＡサイクルの影響を受けるため、メモリリフレッシュのためのオーバーヘッド（全処理時間のうちメモリリフレッシュのための処理時間の占める割合）が著しく増大する結果となっていた。本願発明はこのような技術課題に着目して、メモリリフレッシュユニットが直接ＣＰＵに対し保留要求信号を発するとともに、ＣＰＵから直接保留肯定応答信号を受け取る構成としたものであり、メモリリフレッシュを開始するまでの間にＤＭＡコントローラ内での処理を経る必要がないため、ＣＰＵサイクルに比べて遅いＤＭＡサイクルの影響を受けなくとも済むものである。
これに対し、前示のとおり、引用例発明のＤＭＡ機器２３や制御部Ａが完全なＤＭＡコントローラではなく、ＣＰＵ自身がＤＭＡ制御に関与してメモリアクセス（メモリリフレッシュ）を行っているのであり、このことに鑑みれば、引用例発明においては、ＤＭＡコントローラという独立したＬＳＩチップは存在しておらず、ＣＰＵチップ内にＤＭＡコントローラと等価な機能が含まれているものと考えざるをえない。そのようなＤＭＡ機能を内蔵したプロセッサとしては、日立製作所製マイクロ・コンピュータのＨＭＣＳ－８１や米ＲＣＡ社製マイクロ・コンピュータのＣＯＳＭＡＣなどがあって、引用例の出願当時、既に周知であった。そして、そうであれば、引用例発明においては、メモリリフレッシュサイクルに依然としてＤＭＡコントローラによる処理を含んでいることになり、ＤＭＡサイクルによる影響を受けることになる。なお、当業界においては、一般に、「ＤＭＡ ＲＥＱ」との用語は周辺機器（ＤＭＡスレーブ）からＤＭＡコントローラに対するＤＭＡ転送要求信号の意味として、また「ＤＭＡ ＧＲＡＮＴ」との用語は、ＤＭＡコントローラから周辺機器に対するメモリアクセス権獲得を告げる信号の意味として用いられているのである。
引用例発明は、その従来例においてＣＰＵやメモリリフレッシュ回路からのメモリアクセス要求を捌いていたレーシング回路を削除し、「そこで発生する遅れを解消することにより、メモリサイクルの高速化を実現」（甲第３号証２頁右下欄１１～１２行）しようとするものである。
したがって、仮に引用例発明のＤＭＡ機器２３がＤＭＡコントローラに該当する機器であったとしても、引用例発明ではＣＰＵが深く関与することによってメモリリフレッシュを行っていることに変わりはなく、そのシステム構成は本願発明と根本的に異なっている。このように構成の全く相違する引用例が本願発明を示唆するものとは到底認めがたい。
３ 以上のとおり、審決の引用例発明の認定は誤っており、これを前提とした一致点の認定も誤りである。
第４ 被告の反論の要旨
審決の認定・判断は正当であり、原告主張の取消事由は理由がない。
１ 本願発明のように、ＣＰＵ（プロセッサ）に保留要求信号が入力されると、これに応答してＣＰＵはローカルバスの制御権を放棄し、保留肯定応答信号を発生することは、昭和５３年１２月１５日発行の吉本久泰著「エンジニアのための絵ときマイクロコンピュータ」（乙第２号証、以下「周知文献」という。）に記載されている（同５６頁１３行～５８頁６行）ように、本願出願前に周知慣用の技術であり、本願発明の新規な特徴というわけではない。
そして、このような周知慣用の技術を考慮して引用例を検討すると、引用例においても、ＣＰＵ２１にＤＭＡ機器２３や制御部ＡからＤＭＡ ＲＥＱが入力されると、ＣＰＵ２１は現在処理中の仕事を中断し（ローカルバスの制御権を放棄し）、ＣＰＵの介入なしにＤＭＡ機器２３や制御部Ａがすべての制御を行う（ローカルバスの制御権を獲得する）構成が開示されているということができる。すなわち、引用例の図面第２図を参照すると、ＣＰＵ２１に双方向性バス２９が接続し、双方向性バスの一方はアドレスラッチ２６及びアドレスドライバ２７を介してメモリアドレスバス３０に接続され、アドレスバス３０は分岐してメモリ２２に接続され、また、アドレスバス３０には制御部ＡとＤＭＡ機器２３からのバス線が接続されており、他方、双方向性バスの他方はデータトランシーバ／レシーバ２８を介してメモリデータバス３１とＤＭＡ２３にそれぞれ双方向性バスで接続されている。そして、制御部Ａは１個のＤＭＡ機器とみなせるように構成されているものであるから、メモリリフレッシュの制御においては、メモリに対するアドレス指定を、ＣＰＵ２１からでなく、直接制御部Ａからのバス線（アドレスバス３０及びアドレスバス３０からメモリ２２への分岐線）を経路として行うことが開示されており、このようなメモリに対する制御部Ａからの直接のアドレス指定はＣＰＵ２１のローカルバスの制御権を放棄させて行うものであることは明らかであって、当業者であれば十分認識できることである。
原告は、引用例発明のＣＰＵ２１は、ＤＭＡコントローラによって発生された保留要求信号に応答してローカルバスの制御権を放棄するものではないと主張する。しかし、引用例発明においてＭＥＭ２２とＤＭＡ２３にメモリスタート信号を供給しているのは、バス線ではなく単なる信号線（制御線）である。周知文献（乙第２号証）の「ＣＰＵ」の項において、「バス」の項目の説明（同号証４９頁１９行～５４頁末行）に続いて、項目を変えて「コントロール信号」の説明（同号証５５頁１行～６２頁３行）がなされており、そこに、コントロール信号の例示として、引用例発明のＤＭＡ ＲＥＱに相当するＨＯＬＤ信号が挙げられていることからも、バス線以外のＣＰＵに対する入出力線は信号線としての意味を持つものであることが理解される。したがって、ＣＰＵから信号線にメモリスタート信号が出力されていることをもって、引用例のＣＰＵがローカルバスの制御権を放棄していないとするのは誤りである。
また、原告は、本願発明では、ＣＰＵによって保留肯定応答信号（ＨＬＤＡ）が活動化されてから、メモリリフレッシュユニットによって保留要求信号（ＨＲＱ）が非活動化されるまでの間にメモリリフレッシュがなされるが、引用例発明のＤＭＡ ＲＥＱ信号は早い時期に非活動化されているから、本願発明の構成と異なると主張するが、メモリリフレッシュ期間中ＨＲＱ信号を活動化することは、本願の特許請求の範囲に記載された要件ではないから、引用例発明の構成が本願発明の構成とこの点で相違するとの主張は不当である。
本願発明の特許請求の範囲には、「ＤＭＡコントローラによって発生された保留要求信号に応答してローカルバスの制御権を放棄し、保留肯定応答信号を発生するようなプロセッサを含むデータ処理システムとの周知慣用技術が記載されているだけで、それ以上の要件の記載はないところ、結局、引用例発明においてもそのような構成が記載されているのであるから、この点についての審決の判断に誤りはない。
本願発明は、周知のＤＭＡコントローラによるＤＲＡＭの制御を行うものにおいて、メモリリフレッシュ制御もプロセッサによらずに実行するという構成としたものであるから、基本的には引用例発明と異なるところはない
２ 原告は、引用例発明においては、ＤＭＡコントローラという独立したＬＳＩチップは存在しておらず、ＣＰＵチップ内にＤＭＡコントローラと等価な機能が含まれていると主張する。しかし、引用例には、ＣＰＵ２１がどのような構造のものであるかについては何ら記載されておらず、ＤＭＡ機器２３と、リフレッシュ回路を１個のＤＭＡ機器とみなせるように構成した制御部Ａとは、いずれもＣＰＵ２１の外部に配置されているのであるから、原告の上記主張は根拠がない。
引用例発明は「リフレッシュ制御回路を１つのＤＭＡ機器とみなすことによりメモリサイクルの高速化を実現した」ものであるから（甲第３号証４頁右下欄１８～２０行）、リフレッシュのオーバーヘッドを減じたメモリリフレッシユシステムを提供するという本願発明の課題は引用例においても実現されているものである。
第５ 証拠
本件記録中の書証目録の記載を引用する。書証の成立については、いずれも当事者間に争いがない。
第６ 当裁判所の判断
本件の争点は、引用例発明の「ＤＭＡリクエスト信号（ＤＭＡ ＲＥＱ）」、「ＤＭＡリクエスト許可信号（ＤＭＡＧ ＲＡＮＴ）」が、それぞれ本願発明の「保留要求信号」、「保留肯定応答信号」に相当するかどうか、したがって、引用例発明が本願発明の「ＤＭＡコントローラによって発生された保留要求信号に応答してローカルバスの制御権を放棄し、保留肯定応答信号を発生するようなプロセッサを含むデータ処理システムにおけるダイナミックランダムアクセスメモリのためのメモリ・リフレッシュ・システム。」の構成を具備しているかどうかである。
１ そこで、本願発明の「ＤＭＡコントローラによって発生された保留要求信号に応答してローカルバスの制御権を放棄し、保留肯定応答信号を発生するようなプロセッサ」と保留要求信号及び保留肯定応答信号との関係について検討する。
本願明細書（甲第２号証の１）には、上記の点に関して、「本発明は、・・・保留要求／肯定応答初期接続手順シーケンスによつてＤＭＡがプロセツサの制御権を獲得するようなシステムにおいて、ＤＲＡＭをリフレツシユしなければならないという要請から生ずるものである。インテル社の８０２８６マイクロプロセツサはバス保留要求入力および保留肯定応答出力を有する。保留要求入力によつて、他の装置がローカルバスの制御権を要求することができる。マイクロプロセツサがこれを許可するときは、マイクロプロセツサは自身のバスドライバを高インピーダンス（３状態オフ）にした後、保留肯定応答出力を活動化する。要求装置が保留要求信号を非活動化するまでは、ローカルバスの制御権はその装置に与えられている。」（同号証明細書５頁６～末行）、「第１図は本発明を利用したマイクロコンピユータのメモリアドレス指定システムを回路的に示すプロツク図である。プロセツサ１はアドレス出力Ａ０ないしＡ２３、ＨＬＤＡ（保留肯定応答）出力、ＣＬＫ（クロツク）入力、およびＨＲＱ（保留要求）入力を含む。マイクロプロセツサ１はインテル社の８０２８６でもよい。・・・ＨＲＱ入力およびＨＬＤＡ出力で８０２８６のローカルバスの所有権を制御する。ＨＲＱ入力により、他の装置はこのローカルバスの制御権を要求することができる。８０２８６がこれを許可すると、８０２８６は自身のバスドライバをオフ状態（高インピーダンス状態）にしてＨＬＤＡ出力を活動化する。こうしてバスの保留が肯定応答された状態に入る。ＨＲＱ入力が非活動化されるまでは、ローカルバスは要求装置に許可されたままである。ＨＲＱ入力が非活動化されると、８０２８６はＨＬＤＡ出力を非活動化してローカルバスの制御権を再び獲得する。」（同号証７頁１７行～８頁１７行）、「メモリリフレツシユユニツト５はアドレス出力Ａ０ないしＡ７、リフレツシユ出力、およびＨＲＱ出力を含む。アドレス出力Ａ０ないしＡ７は、ＤＲＡＭ３へ直接に供給され、リフレツシユ出力はメモリコントローラ４へ接続され、ＨＲＱ出力はプロセツサ１へ接続される。メモリリフレツシユユニツト５はプロセツサ１からＨＬＤＡ信号を受け取り、タイマ６からタイミング信号を受け取る。」（同号証１０頁１７行～１１頁５行）、「メモリリフレツシユユニツト５はタイマ６からのタイミング信号に応答してＨＲＱ出力を進行させる。プロセツサ１がＨＲＱ信号を受諾すると、プロセツサ１はバス保留状態に入つて、ＨＬＤＡ信号をメモリリフレツシユユニツト５に送る。メモリリフレツシユユニツト５はＨＬＤＡ信号に応答してメモリコントローラ４にリフレツシユ信号を送ることによりメモリコントローラ４の全てのＲＡＳ出力を活動化させると共に、ＤＲＡＭ３に単一の行アドレス信号を送つてそのアドレスに関連する、各バンクのチツプの全てのセルをリフレツシユする。メモリリフレツシユ５はそれからＨＲＱ出力を非活動化して、プロセツサ１のシステムバス制御権の獲得を許可する。」（同号証１１頁９行～１２頁３行）と記載されている。
これらの記載を総合すると、本願明細書には、本願発明におけるプロセッサは、他の装置（ＤＭＡコントローラ又はメモリリフレッシュユニット）がプロセッサに対し保留要求信号（ＨＲＱ）を出力することによって、ローカルバスの制御権を要求することができ、プロセッサが他の装置のローカルバス制御権要求を許可するときは、プロセッサ自身のバスドライバをオフ状態（高インピーダンス状態）にしてローカルバスの制御権を放棄し、保留肯定応答信号（ＨＬＤＡ）を出力すること、ローカルバス制御権要求装置（ＤＭＡコントローラ又はメモリリフレッシュユニット）は、プロセッサに代わってローカルバス制御権を獲得するが、ローカルバスを使用した一連の処理（例えば、メモリリフレッシュユニットによるリフレッシュ処理）が終了するまで保留要求出力の活動状態を維持しており、それが活動状態にある間は、ローカルバス制御権が要求装置に許可されたままであること、要求装置の保留要求出力が非活動化されると、プロセッサは保留肯定応答出力を非活動化し、ローカルバス制御権を回復することが記載されていると認められる。
そして、このように、ＣＰＵ外の装置（ＤＭＡコントローラ）がローカルバス制御権の委譲を要求するためにＣＰＵに対し出力する保留要求信号（ＨＲＱ、一般には、「ＨＯＬＤ」ともいわれる。）が出力され続ける間、ローカルバス制御権が当該装置に委譲されており、ローカルバスを使用した一連の処理が終了するまで保留要求出力の活動状態を維持しているとすることは、昭和５７年３月３１日発行の御牧義著「１６ビットマイクロプロセッサ８０８６ファミリー」（甲第１２号証）にも記載されている（同３６頁３～１３行）ように、本願出願当時通常の技術手段であって、周知の構成であったことが認められる。被告が挙げる周知文献（乙第２号証）の「ＨＬＤＡは、ＨＯＬＤ要求がＣＰＵに出されると現在処理中の仕事を一時中断しなければならないため、ＨＯＬＤが解除されたときに、中断していた処理を正しく続行できる状態になって初めて返答される」（同号証５８頁２～５行）との記述も、その周知性を前提とするものと認められる。
そうすると、本願発明における「ＤＭＡコントローラによって発生された保留要求信号に応答してローカルバスの制御権を放棄し、保留肯定応答信号を発生するようなプロセッサ」との構成は、この周知の構成を示すものであることは、一義的に明らかであるというべきであり、メモリリフレッシュ期間中ＨＲＱ信号を活動化することは、本願発明の要旨に規定されたものではないとの被告の主張は採用できない。
２ 他方、引用例（甲第３号証）には、従来例の「一般的なメモリ制御装置」（同２頁左上欄１５～１６行）において、「揮発性メモリ２のリフレッシュを行う場合、ＣＰＵチップ１から出力されるメモリスタート信号（ＭＥＭ ＳＴＡＲＴ）とリフレッシュ要求（ＲＥＦ ＲＥＱ）との競合を捌くレーシング回路４が必要となり、このレーシング回路４の分だけ、メモリ２へのサイクルスタート（ＳＳ）信号が遅れるという、即ちＣＰＵ１への１メモリアクセス時間が遅れるという欠点があった。」（同２頁左下欄１３～２０行）こと、「本発明は上記欠点に鑑みてなされたものであり、リフレッシュ制御回路５を１つのＤＭＡ機器とみなすことによりレーシング回路４を削除し、そこで発生する遅れを解消することにより、メモリサイクルの高速化を実現し」（同２頁右下欄８～１２行）ようとするものであることが記載され、引用例発明に関し、「リフレッシュ回路を１個のＤＭＡ機器とみなせる様に構成された制御部Ａ」（同３頁左上欄４～５行）が示されたうえで、ＣＰＵ（プロセッサ）と「ＤＭＡリクエスト信号ＤＭＡ ＲＥＱ」及び「ＤＭＡリクエスト許可信号ＤＭＡ ＧＲＡＮＴ」との関係について、「制御部Ａ２４はリフレッシュカウンタ４１、３個のＤタイプフリップフロップ４２、４３、４４、・・・で構成される。」（同３頁右上欄７～１２行）、「リフレッシュクロック信号（ＲＥＦ ＣＬＫ）の立上りでフリップフロップ４２がセットし、ＣＰＵチップ２１に対し、インバータ４５を介してＤＭＡサービス要求（ＤＭＡ ＲＥＱ）が出される。ＣＰＵ２１はこの信号を受付けるとＤＭＡサービス許可信号（ＤＭＡ ＧＲＡＮＴ）を送出する。この信号の前縁でフリップフロップ４３がセットし、後縁でフリップフロップ４４がセットする。そしてこのフリップラロップ４４のＱ出力はリフレッシュモード信号（ＲＥＦ ＭＯＤＥ）として、メモリ２２に対して出力される。その後、ＣＰＵチップ２１からメモリスタート信号（ＭＥＭ ＳＴＡＲＴ）が出力され、これに従い、メモリ２２に順じたアクセス終了信号（ＭＥＭ ＥＮＤ）がメモリ２２からＣＰＵチップ１に対して出力される。このアクセス終了信号（ＭＥＭ ＥＮＤ）によりメモリスタート信号（ＭＥＭ ＳＴＡＲＴ）を立上げ、それによってリフレッシュモード（ＲＥＦ ＭＯＤＥ）も立上り（ＯＦＦ）動作を終了する。」（同４頁右上欄１２行～左下欄１０行）と記載されており、また、「第４図は制御部Ａ２４の動作を示すタイミングチャートである。上から順にリフレッシュクロック信号（ＲＥＦ ＣＬＫ）、制御部Ａ２４から発せられるＤＭＡリクエスト信号（ＤＭＡ ＲＥＱ）、ＣＰＵチップ２１から発せられるＤＭＡサービス許可信号（ＤＭＡ ＧＲＡＮＴ）、制御部２４からメモリ２２に対して発せられるリフレッシュモード信号（ＲＥＦ ＭＯＤＥ）、ＣＰＵチップ２１からメモリ２２に対して発せられるメモリスタート信号（ＭＥＭ ＳＴＡＲＴ）、メモリ２２からＣＰＵチップ２１に対して発せられるメモリ終了信号（ＭＥＭ ＥＮＤ）の動作タイミングを示す。」（同３頁右下欄５～１６行）と記載されていて、図面第４図には、ＤＭＡ ＲＥＱ信号及びＤＭＡ ＧＲＡＮＴ信号が活動化した後、ＲＥＦ ＭＯＤＥ信号が活動化するが、ＤＭＡ ＲＥＱ信号はＲＥＦ ＭＯＤＥ信号が活動状態にあるうちの初期の段階で非活動化し、ＤＭＡ ＧＲＡＮＴ信号はＲＥＦ ＭＯＤＥ信号が活動化する前に非活動化してしまうこと、並びにＭＥＭ ＳＴＡＲＴ信号は、ＲＥＦ ＭＯＤＥ信号が活動状態となり、ＤＭＡ ＲＥＱ信号が非活動化した直後に活動化し、ＭＥＭ ＥＮＤ信号が活動化すると直ちに非活動化するが、それと時期を接してＭＥＭ ＥＮＤ信号及びＲＥＦ ＭＯＤＥ信号も非活動化することが示されている。
これらの各記載並びに図面第４図の図示を総合し、さらに図面第２、第３図を参酌すると、引用例には、引用例発明のメモリリフレッシュの際の各信号の入出力につき、リフレッシュクロック信号（ＲＥＦ ＣＬＫ）の入力を受けた制御部Ａ（フリップフロップ４２）からＣＰＵ２１に対しＤＭＡリクエスト信号（ＤＭＡ ＲＥＱ）の出力が開始され、これを受けたＣＰＵ２１が制御部Ａ（フリップフロップ４４）に対しＤＭＡリクエスト許可信号（ＤＭＡ ＧＲＡＮＴ）を出力すると、制御部Ａ（フリップフロップ４４）からメモリ２２に対するリフレッシュモード信号（ＲＥＦ ＭＯＤＥ）の出力が開始され、また、制御部Ａ内部でのフリップフロップ４４からフリップフロップ４２への信号出力を経て、制御部Ａ（フリップフロップ４２）はＤＭＡリクエスト信号（ＤＭＡ ＲＥＱ）の出力を終了すること、次いでＣＰＵ２１はメモリ２２及び制御部Ａ（フリップフロップ４４）に対しメモリスタート信号（ＭＥＭ ＳＴＡＲＴ）の出力を開始し、メモリ２２からＣＰＵ２１に対しアクセス終了信号（ＭＥＭ ＥＮＤ）の出力がなされると、ＣＰＵ２１はメモリスタート信号（ＭＥＭ ＳＴＡＲＴ）の出力を終了し、制御部Ａ（フリップフロップ４４）もリフレッシュモード信号（ＲＥＦ ＭＯＤＥ）の出力を終了することが記載されているものと認めることができる。
そうすると、引用例発明のメモウスタート信号（ＭＥＭ ＳＴＡＲＴ）は、制御部Ａからメモリ２２に対するリフレッシュモード信号（ＲＥＦ ＭＯＤＥ）の出力が開始された後に、ＣＰＵ２１からメモリ２２に対してその出力が開始され、メモリ２２からＣＰＵ２１に対するアクセス終了信号（ＭＥＭ ＥＮＤ）の出力がなされるまで、出力し続けるものであり、その出力の終了とともにリフレッシュモード信号（ＲＥＦ ＭＯＤＥ）の出力も終了するというものであるから、メモリスタート信号（ＭＥＭ ＳＴＡＲＴ）は、メモリリフレッシュ処理におけるメモリアクセスの開始と終了を規定し、そのタイミングを制御する信号であるものと認められ、本願発明でいえば、前示本願発明の要旨にいう「メモリ読取り信号」に相当するものであって、「メモリの読取りサイクルを制御し、バスコントローラからの通常のメモリ読取り信号の代わりとなる」（甲第２号証の１明細書１８頁７～９行）ものであると解される。
そうであれば、引用例発明においては、メモリリフレッシュについてＤＭＡによる処理がなされているにもかかわらず、ＣＰＵからメモリリフレッシュのためのメモリアクセスのタイミングを制御する信号が出力されていることになるから、ＣＰＵがローカルバスの制御を放棄してはいないものと認められる。
また、前示のメモリリフレッシュの際の各信号の入出力の状態に照すと、引用例発明におけるＤＭＡリクエスト信号（ＤＭＡ ＲＥＱ）は、リフレッシュクロック信号（ＲＥＦ ＣＬＫ）に応答して制御部ＡからＣＰＵに対し出力されるものであり、かつこれに応じてＣＰＵがＤＭＡリクエスト許可信号（ＤＭＡ ＧＲＡＮＴ）を制御部Ａに返すと、制御部Ａがメモリに対するリフレッシュモード信号（ＲＥＦ ＭＯＤＥ）の出力を開始するものであるから、その限度では、ＤＭＡリクエスト信号（ＤＭＡ ＲＥＱ）は、リフレッシュ処理の開始に関わっているということができる。
しかしながら、引用例発明のＤＭＡリクエスト信号（ＤＭＡ ＲＥＱ）は、リフレッシュモード信号（ＲＥＦ ＭＯＤＥ）の出力開始後早々に、かつ未だメモリスタート信号（ＭＥＭ ＳＴＡＲＴ）の出力が開始される前に、出力を終了してしまう（非活動化する）のであるから、引用例発明において、ＤＭＡリクエスト信号（ＤＭＡ ＲＥＱ）自体が、本願発明の保留要求信号（ＨＲＱ）のように、ローカルバス制御権の獲得、放棄のタイミングを直接制御しているものではないことは明らかである。以上に述べたことは、ＤＭＡリクエスト信号（ＤＭＡ ＲＥＱ）に応答して出力されるが、リフレッシュモード信号（ＲＥＦ ＭＯＤＥ）が活動化する前に非活動化してしまうＤＭＡリクエスト許可信号（ＤＭＡ ＧＲＡＮＴ）についても、同様であるということができる。
また、このように、引用例発明のＤＭＡリクエスト信号（ＤＭＡ ＲＥＱ）及びＤＭＡリクエスト許可信号（ＤＭＡ ＧＲＡＮＴ）が、ローカルバス制御権の獲得、放棄のタイミングを直接制御しているものではないとすると、引用例には、他にそのような作用を行うものと認められる信号が記載されていないから、そのような信号は存在しないものと解せざるを得ず、そうであれば、そのことは、ＣＰＵがローカルバスの制御権を放棄していないことを裏付けるものということができる。
３ 被告は、引用例の図面第２図のバス構成から、引用例には、メモリリフレッシュ制御において、直接制御部Ａからバス線を経路としてメモリに対するアドレス指定を行うことが開示されており、「ＣＰＵ（プロセッサ）に保留要求信号が入力されると、これに応答してＣＰＵはローカルバスの制御権を放棄し、保留肯定応答信号を発生すること」が周知慣用の技術であることを考慮すると、このような制御部Ａからメモリに対する直接のアドレス指定はＣＰＵのローカルバスの制御権を放棄させて行うものであることは明らかであって、当業者であれば十分認識できると主張し、さらに、引用例発明においてＣＰＵからメモリスタート信号を供給しているのは、バス線ではなく単なる信号線（制御線）であって、ＣＰＵからメモリスタート信号が出力されていることをもって引用例発明のＣＰＵがローカルバスの制御権を放棄していないとするのは誤りであるとも主張する。
しかしながら、前示の技術が周知慣用であること自体はそのとおりであるとしても、引用例には、その周知技術の「ＣＰＵがローカルバスの制御権を放棄する」ことが採用されたことを明示する構成が一切示されていないだけでなく、却って、如上のように、ローカルバスの制御をＣＰＵが行っていると考えなければ合理的な説明がし難い記載が存在するのであるから、前示周知技術の存在をもって、被告の主張が是認できるとはいえない。
４ 以上のとおり、本願発明のプロセッサは、その要旨に示されるとおりの「ＤＭＡコントローラによって発生された保留要求信号に応答してローカルバスの制御権を放棄し、保留肯定応答信号を発生するようなプロセッサ」であるのに対し、引用例発明のＣＰＵは、ＤＭＡによるメモリアクセスに際しても、ローカルバスの制御権を放棄していないのであるから、引用例発明が「ＤＭＡコントローラによって発生された保留要求信号に応答してローカルバスの制御権を放棄し、保留肯定応答信号を発生するようなプロセッサを含むデータ処理システムにおけるダイナミックランダムアクセスメモリのためのメモリ・リフレッシュ・システム」の構成を具備しているということはできない。また、引用例発明のＤＭＡリクエスト信号（ＤＭＡ ＲＥＱ）、ＤＭＡリクエスト許可信号（ＤＭＡ ＧＲＡＮＴ）は、それぞれ本願発明の保留要求信号（ＨＲＱ）、保留肯定応答信号（ＨＬＤＡ）に相当するものではないものと認められる。
したがって、引用例発明が上記の構成を具備し、また、上記のような信号の相当があるとしてなされた審決の一致点の認定は誤りであるといわなければならず、この一致点の認定の誤りが審決の結論に影響することは明らかであるから、審決は違法として取消を免れない。
５ よって、原告の請求は理由があるから認容することとし、訴訟費用の負担につき行政事件訴訟法７条、民事訴訟法８９条を適用して、主文のとおり判決する。
（裁判長裁判官 牧野利秋 裁判官 石原直樹 裁判官 清水節）
平成 ４年審 判第１２２５３号
審決
アメリカ合衆国１０５０４、ニューヨーク州アーモンク（番地なし）
請求人 インターナショナル・ビジネス・マシーンズ・コーポレーション
東京都港区六本木３丁目２番１２号 日本アイ・ビー・エム株式会社内
代理人弁理士 頓宮孝一
昭和５９年特許願第２５０６７０号「メモリ・リフレッシュ・システム」拒絶査定に対する審判事件（昭和６０年９月１８日出願公開、特開昭６０－１８２５９８）について、次のとおり審決する。
結論
本件審判の請求は、成り立たない。
理由
１． 本願発明の要旨の認定
本願は、昭和５９年１１月２９日（優先権主張１９８４年２月２７日、米国）の出願であって、その発明め要旨は、補正された明細書及び図面の記載からみて、その特許請求の範囲に記載された次のとおりのものと認める。
「メモリの読み出しサイクルを制御するためバスにメモリ読う取り信号を発生するバス制御装置を有する型のデータ処理システムであって、ＤＭＡコントローラによって発生された保留要求信号に応答しでローカルバスの制御権を放棄し、保留肯定応答信号を発生するようなプロセッサを含むデータ処理システムにおけるダイナッミクランダムアクセスメモリのためのメモリ・リフレッシュ・システムにおいて、
リフレッシュタイマ回路からの周期信号に応答して前記プロセッサに対して保留要求信号を発生する、前記ＤＭＡコントローラ外に設けられた第１の論理手段と、
前記プロセッサからの保留肯定応答信号に応答してリフレッシュ制御信号を発生する第２の論理手段と、
前記リフレッシュ制御信号に応答してメモリ行アクセスを行わせる制御手段と、
前記リフレッシュ制御信号に応答して１ずつ増分されるカウンタ回路と、
前記リフレッシュ制御信号に応答して、前記カウンタ回路のカウント値をメモリ行アドレスとして出力させる第１のゲート信号を発生し、前記バスにメモリ読み取り信号を発生するための第２のゲート信号を発生するシーケンサ回路とを備えていることを特徴とするメモリ・リフレッシュ・システム。」
２． 引用例の認定
これに対して、原査定の拒絶の理由において引用された特開昭５７－６０５８８号公報（以下引用例という）には、次のようなメモリ・リフレッシュ制御装置の発明が記載されている。
(1)第１図は、引用例における従来技術であって、ＣＰＵチップ１、揮発性メモリ２、ＤＭＡモジュール３、レーシング回路４、リフレッシュ制御回路５、アドレスラッチ６、アドレスドライバ７、データトランシーバ／レシーバ８、メモリアドレスバス１０、メモリデータバス１１からなる回路図が示されており、メモリアドレスバス１０にはメモリ２が接続され、メモリデータバス１１と、メモリ２及びＤＭＡモジュール３とは双方向で接続されている。
そして、ＣＰＵ１は、ＤＭＡモジュール３からＤＭＡ要求信号ＤＭＡＲＥＱを受け取るとＤＭＡ要求許可信号ＤＭＡ ＧＲＡＮＴを出力すること、レーシング回路４は、リフレッシュ制御回路５からのリフレッシュリクエスト信号（ＲＥＦ ＲＥＱ）とＣＰＵチップ１からのメモリスタート信号（ＭＥＭ ＳＴＡＲＴ）との競合を捌くものであること、が記載されている。
(2)第２図は第１図の改良例であり、第１図のレーシング回路４を除去して、メモリアクセス時間の遅れを生じないような構成とすることにより、メモリサイクルの高速化を図ることを目的として、リフレッシュ回路を１個のＤＭＡ回路とみなせるように構成された制御部Ａと、外部からのクリア信号（ＣＬＥＡＲ）と制御部Ａから得られるリフレッシュクロック（ＲＥＦ ＣＬＫ）とが入力され、リフレッシュと同期化されたクリア信号を生成する制御部Ｂを設けた回路構成としている。
また、ＣＰＵチップからの双方向バスの一方の経路はアドレスラッチ、アドレスドライバを介してメモリアドレスバスに接続され、該メモリアドレスバスからのデータはメモリ２２に入力され、ＤＭＡ２３と制御部Ａからのデータは該メモリアドレスバスに送出されること、前記双方向バスの他方の経路はデータトランシーバ／レシーバを介してメモリデータバスに接続され、メモリデータバスと、メモリ及びＤＭＡとは双方向で接続されていること、が記載されている。
(3)第２図の制御部Ａの詳細に関して、第３図を参照すると次の事項が記載されている。
ａ． リフレッシュカウンタ４１から、リフレッシュ間隔を決定するためのリフレッシュクロックＲＥＦ ＣＬＫを形成してこれをフリップフロップ（Ｆ・Ｆ）４２のＣＫ端子に入力し、Ｆ・Ｆ４２のＱ端子からはインバータ４５を介してＤＭＡリクエスト信号ＤＭＡ ＲＥＱがＣＰＵチップへ出力される。
ｂ． Ｆ・Ｆ４２のＱ端子の出力は同時にＦ・Ｆ４３のＤ端子に入力され、そのＱ端子からの出力は、ＣＰＵチップからインバータ４６、４７、４８を介して入力されるＤＭＡリクエスト許可信号ＤＭＡ ＧＲＡＮＴと共にアンドゲート５３に入力される。
アンドゲート５３の出力はＦ・Ｆ４４のＤ端子に入力され、そのＱ端子からはリフレッシュモード信号ＲＥＦ ＭＯＤＥがメモリに入力される。
なお、Ｆ・Ｆ４３のＣＫ端子には上記ＤＭＡ ＧＲＡＮＴ信号がインバータ４６を介して入力されており、また、ＤＭＡ ＧＲＡＮＴ信号をインバータ４６、５１を介してアンドゲート５４に入力し、アンドゲート５４にはＣＰＵチップから発生しているメモリスタート信号（ＭＥＭ ＳＴＡＲＴ）も入力され、そのゲートの出力は、Ｆ・Ｆ４４のＣＫ端子に入力されている。
３． 本願発明（前者）と引用例に記載の発明（後者）との一致点と相違点
(1)前者においては、「発明が解決しようとする問題点」として、明細書６頁に「本発明の目的はリフレッシュのオーバーヘッド（全処理時間に対するリフレッシュに用いられる時間の比率）を減じたメモリリフレッシュシステムを提供することにある。」と記載されているが、この点については上記２(2)に指摘したところから、後者においても共通している。
(2)後者においては、上記２(2)に記載のように、ＣＰＵチップ、メモリアドレスバスとメモリ、ＤＭＡ、制御部Ａとの相互接続関係、及び、ＣＰＵチップ、メモリデータバスとメモリ、ＤＭＡとの接続関係からみて、前者と同様の「メモリの読み出しサイクルを制御するためバスにメモリ読み取り信号を発生するバス制御装置を有する型のデータ処理システム」を対象としている。
(2)後者の「ＤＭＡリクエスト信号ＤＭＡ ＲＥＱ」、「ＤＭＡリクエスト許可信号ＤＭＡ ＧＲＡＮＴ」、「ＣＰＵチップ」は、それぞれ前者の「保留要求信号」、「保留肯定応答信号」、「プロセッサ」に相当し、更に、ＣＰＵチップ、メモリ、制御部Ａ、ＤＭＡからなる構成要素と、前記信号ＤＭＡ ＲＥＱ、ＤＭＡ ＧＲＡＮＴ、リフレッシュモード信号ＲＥＦ ＭＯＤＥの相互接続関係とその作用からみて、前者の「ＤＭＡコントローラによって発生された保留要求信号に応答してローカルバスの制御権を放棄し、保留肯定応答信号を発生するようなプロセッサを含むデータ処理システムにおけるダイナッミクランダムアクセスメモリのためのメモリ・リフレッシュ・システム」の構成を具備している。
(3)上記２(3)ａの記載からみて、後者の「リフレッシュカウンタ４１」はリフレッシュクロックを形成するものであるから、前者の「リフレッシュタイマ回路」に相当し、論理手段である、Ｆ・Ｆ４２、インバータ４５を介してＤＭＡ ＲＥＱをＣＰＵチップに出力しているから、後者は前者の「リフレッシュタイマ回路からの周期信号に応答して前記プロセッサに対して保留要求信号を発生する、第１の論理手段」の構成を具備している。
(4)上記２(3)ｂの記載からみて、後者は、ＣＰＵチップからのＤＭＡリクエスト許可信号ＤＭＡ ＧＲＡＮＴを、論理手段である、インバータ４６、４７、４８、５１、アンドゲート５３、５４、Ｆ・Ｆ４３、４４に入力して、該論理手段からリフレッシュモード信号ＲＥＦ ＭＯＤＥをメモリに送出するものであるから、前者の「プロセッサからの保留肯定応答信号に応答してリフレッシュ制御信号を発生する第２の論理手段」の構成を具備している。
(5)上記２(2)、(3)の記載からみて、後者は「リフレッシュ制御信号に応答してメモリアクセスを行わせる制御手段」の構成を具備している。
(6)してみると、両者は、
「メモリの読み出しサイクルを制御するためバスにメモリ読み取り信号を発生するバス制御装置を有する型のデータ処理システムであって、ＤＭＡコントローラによって発生された保留要求信号に応答してローカルバスの制御権を放棄し、保留肯定応答信号を発生するようなプロセッサを含むデータ処理システムにおけるダイナミックランダムアクセスメモリのためのメモリ・リフレッシユ・システムにおいて、
リフレッシュタイマ回路からの周期信号に応答してプロセッサに対して保留要求信号を発生する、第１の論理手段と、
プロセッサからの保留肯定応答信号に応答してリフレッシュ制御信号を発生する第２の論理手段と、
リフレッシュ制御信号に応答してメモリアクセスを行わせる制御手段と、
を具備しているメモリ・リフレッシュ・システム。」
である点において一致し、次の点で相違している。
イ． 前者においては、上記「第１の論理手段」を「ＤＭＡコントローラ外」に設けているのに対して、後者においては第２図の構成では「１つのＤＭＡ機器とみなせる制御装置」に設けている点、すなわち、「ＤＭＡコントローラ内」に設けている点。
ロ． 前者においては、「リフレッシュ制御信号に応答してメモリアクセスを行わせる制御手段」は「メモリ行アクセス」を行うものであるのに対して、後者にはこの点について明示されておらず、かつ、前者は、「リフレッシュ制御信号に応答して１ずつ増分されるカウンタ回路と、リフレッシュ制御信号に応答して、前記カウンタ回路のカウント値をメモリ行アドレスとして出力させる第１のゲート信号を発生し、バスにメモリ読み取り信号を発生するための第２のゲート信号を発生するシーケンサ回路とを備えている」のに対して、後者にはこのような構成が記載されていない点、で相違している。
４． 相違点についての判断
(1)後者においては、上記２(2)で指摘したように、その従来例として第１図には、ＤＭＡモジュールによりメモリ制御を行う際に、ＤＭＡモジュールの外に設けた制御回路により、リフレッシュ制御を行うことが記載されており、リフレッシュ制御のための「論理手段」をＤＭＡコントローラと一体に構成するか、ＤＭＡコントローラとは別体に構成するかは、通常のメモリアクセス部とリフレッシュ制御部との機能を、いずれもＤＭＡコントローラに保有させて製造工程や組立コストの面での効率化を図るか、または、ＤＭＡコントローラ自体は構成を簡素化させつつ、別個にリフレッシュ制御機構を設けてその制御機能の特化を図るか、等のメモリシステム全体としての種々の技術的得失を考慮して当業者が必要に応じて適宜に定める設計的事項に過ぎず、相違点イは格別なものとはいえない。
(2)前者と同様に、プロセッサによりＤＲＡＭのリフレッシュ制御を行うものにおいて、「リフレッシュ制御信号に応答してメモリアクセスを行わせる制御手段」が、「メモリ行アクセス」を行う構成とすることや、「リフレッシュ制御信号に応答して１ずつ増分されるカウンタ回路と、リフレッシュ制御信号に応答して、前記カウンタ回路のカウント値をメモリ行アドレスとして出力させる第１のゲート信号を発生し、バスにメモリ読み取り信号を発生するための第２のゲート信号を発生するシーケンサ回路とを備える」構成とすることは、平成２年７月３１日付の拒絶理由として引用された特開昭５８－２１５７８９号公報に記載されているように当該技術分野においては慣用の技術と認められ、後者においてかかる構成を採用するようなことは、単なる慣用技術の付加に過ぎないから、相違点品も格別なものとはいえない。
なお、本願発明により得られる効果も当業者において予測可能な範囲にとどまるものであり、格別なところはみられない。
５． 結論
したがって、本願発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるので、特許法第２９条第２項の規定によって特許を受けることができない。
よって、結論のとおり審決する。
平成７年２月２０日
審判長 特許庁審判官 （略）
特許庁審判官 （略）
特許庁審判官 （略）
請求人 のため出訴期間として90日を附加する。